ESD的原理和測試

靜電放電(ESD: Electrostatic Discharge)，應該是造成所有電子元器件（jiàn）或（huò）集成電路係統造成過度電應力(EOS: Electrical Over Stress)破壞的（de）主（zhǔ）要元凶。因為靜電通常瞬（shùn）間電壓非常高(>幾（jǐ）千伏)，所以這種損傷是毀滅性（xìng）和永（）久性的，會造成電路直接燒毀。所以預防靜電損傷是所有IC設計和製造的頭號難題。

靜電，通（tōng）常都（dōu）是人為產生的，如生產、組裝、測試、存放、搬運等過程（chéng）中都有可能使得靜電累積在人（rén）體、儀器或設備（bèi）中，甚至元器（qì）件本身（shēn）也會累積靜（jìng）電，當人（rén）們在不知情的情況（kuàng）下使（shǐ）這些帶電的物體接觸就會形成放電路徑，瞬間使得電子元件或係統遭到靜電放電的損壞(這就是為什麽以前修電腦都必（bì）須要配戴靜電（diàn）環托在工作桌上，防止人體的靜電損傷芯片（piàn）)，如同（tóng）雲層中儲存的電荷瞬間擊（jī）穿雲層產生（shēng）劇（jù）烈的閃電，會把大地劈開一樣，而且通常都是在雨天（tiān）來臨之際，因為空氣濕（shī）度大易形成（chéng）導電通到。

那麽，如何防止靜電放電損傷呢？首先當然改變壞境從源頭減少（shǎo）靜電（diàn）(比如減（jiǎn）少摩擦、少穿羊毛類毛衣、控製空氣溫濕度等)，當然這不是我們今天討論的重點。我們今天要討論的是如何在電路裏麵設計保護電路，當外界有靜電的時候我們的電子元器件或（huò）係統能夠自我保護避免被靜電損壞(其實就是安裝（zhuāng）一個避雷針)。這也是（shì）很多（duō）IC設計和（hé）製造業者的頭號難題，很多公司有專門設計（jì）ESD的團隊，今天我就和大家（jiā）從最基本的理論講起逐步講解ESD保護的原理及注意點， 你會發現（xiàn）前麵講的PN結/二極管、三（sān）極管、MOS管、全都用上了……

以前的專題講（jiǎng）解PN結二極管理論（lùn）的（de）時候，就講過二極管有一個特性：正向導通反向截止（zhǐ）(不記得就（jiù）去翻前麵的課程)，而且反偏電壓繼續增（zēng）加會發生雪崩擊穿(Avalanche Breakdown)而導通，我們稱之為鉗位二極管（guǎn）(Clamp)。這正是我們設計靜電保（bǎo）護（hù）所需要的理論基礎，我們就是（shì）利用這（zhè）個反（fǎn）向截止特性讓這個旁路在正常工作時處於（yú）斷開狀態，而外界有靜電的時候這個旁路（lù）二（èr）極管（guǎn）發（fā）生雪崩擊（jī）穿而形成旁路通（tōng）路保護了內部電路或者柵極(是不是類似（sì）家裏水槽有個溢水口，防止水龍（lóng）頭忘關了導致整個衛生間水災)。那麽問題來了，這個擊穿了這個保護電路是不是就（jiù）徹（）底死（sǐ）了？難道是一次性的？答案當然不是。PN結的擊穿分兩種（zhǒng），分別是電擊穿和熱擊穿，電擊穿指的是雪崩（bēng）擊穿(低濃度)和齊（qí）納擊穿（chuān）(高濃度)，而這個電擊穿（chuān）主要是載（zǎi）流子碰撞電離產生（shēng）新的電（diàn）子-空穴對(electron-hole)，所（suǒ）以它是可恢複的。但（dàn）是熱擊穿是不（bú）可恢（huī）複的，因為熱量聚（jù）集導致矽(Si)被熔融燒毀了。所以我們需要控製在導通的瞬間控製電流，一般會（huì）在保護二極管再串聯一個高電阻（zǔ），另外，大家是不（bú）是可以舉（jǔ）一（yī）反三理解為什麽ESD的區域是不能form Silicide的（de）？還有給大（dà）家一個理論，ESD通常都是在芯片輸入端（duān）的Pad旁邊（biān），不（bú）能在芯片裏麵，因為我們總（zǒng）是希望（wàng）外界的靜（jìng）電需要第一時間泄放掉吧， 放在裏麵會有延遲的(關注我前麵解剖的那個芯片PAD旁邊都有二極管。甚至有放兩級ESD的（de），達到雙重保護的目的。 

在講ESD的原理和Process之前，我們先講下ESD的標（biāo）準以及測試方法，根據靜電的產生方式以及對電路的損傷模式不同通常分（fèn）為（wéi）四（sì）種測試方式： 人體放電模（mó）式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模（mó）式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業界通常使用前兩（liǎng）種模式來測試(HBM, MM)。

當然（rán）就是人體（tǐ）摩擦產生了電荷突然（rán）碰到芯片釋放的電荷導致芯片燒毀（huǐ）擊（jī）穿，秋天和別人觸碰經常觸電就是這個原因。業界對HBM的ESD標準（zhǔn）也有跡可循(MIL- STD-883C method 3015.7，等（děng）效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業標準(EIA/JESD22-A114-A)也有（yǒu）規定，看（kàn）你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它（tā）規定（dìng）小於（yú）<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。 

ESD的（de）測試方法類似FAB裏麵的（de）GOI測試，指（）定pin之後先給他一個ESD電壓（yā），持續一段時間後，然後（hòu）再回（huí）來測試電性看看是否損壞，沒問題（tí）再（zài）去加（jiā）一個step的ESD電壓再（zài）持續一段時間，再測電性，如此反（fǎn）複直至（zhì）擊穿，此時的擊穿電壓為（wéi）ESD擊穿（chuān）的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試周期，通（tōng）常起（qǐ）始電壓用標準電壓的70% ESD threshold，每個（gè）step可以根據需要自己調整50V或者100V。

 (1)Stress number = 3 Zaps. (5 Zaps, the worst case)

(2)Stress step   

ΔVESD = 50V(100V) for VZAP <=1000V

ΔVESD = 100V(250V, 500V) for VZAP > 1000V

(3)Starting VZAP = 70% of averaged ESD failure threshold (VESD)

另外，因為每個chip的pin腳很多，你是一（yī）個個pin測試還是組合pin測試，所以會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。

 1. I/O pins

就是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種（zhǒng）組合：input+正電荷、input+負電荷（hé）、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。 

 2.pin-to-pin測試

靜電放電發生在（zài）pin-to-pin之間形成回路，但是（shì）如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之後如果要對整個電路產生影響一定是先經過VDD/Vss才能對整個（gè）電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一（yī）起接地，但是輸入和輸出同時浮接(Floating)。 

 3.Vdd-Vss之間靜電放電

靜電放電發生在pin-to-pin之間形成（chéng）回路（lù），但是（shì）如果要每每兩（liǎng）個腳測試組合太多，因為任何的（de）I/O給電壓之後如果要對（duì）整個電路產生影響一定是先經過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或（huò）負的ESD電（diàn）壓，其他所有（yǒu）I/O一起接地，但是輸入和輸出同時浮接(Floating)。 

 4.Analog-pin放電測試

因為模擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的（de），防（fáng）止一個損（sǔn）壞導致（zhì）差分比對或運算失效，所以需要單獨做ESD測試，當然就是隻針（zhēn）對（duì）這兩個pin，其他pin全部浮接(floating)。 

好了，ESD的原理和測試部分就講到這（zhè）裏了，下麵接著講（jiǎng）Process和設計上的factor隨著（zhe）摩爾定律的進一步（bù）縮（suō）小，器件尺寸越來越小（xiǎo），結深越來越淺，GOX越來越薄，所以靜電擊穿越來越容易，而且（qiě）在Advance製程裏麵，Silicide引（yǐn）入也（yě）會讓靜電擊穿變（biàn）得更加尖銳，所以幾乎所有的芯片設計（jì）都要克服靜電擊（jī）穿問題。

靜電放電（diàn）保護（hù）可以從FAB端的Process解決（jué），也可以（yǐ）從IC設計端的Layout來設計（jì），所以你（nǐ）會看到Prcess有一個ESD的option layer，或者Design rule裏麵有ESD的設計規（guī）則（zé）可供客戶選擇（zé）等（děng）等。當然有些客戶（hù）也（yě）會自己根據SPICE model的電性通過layout來設計ESD。

1、製程上的ESD

要麽改變PN結，要麽改變PN結的負載電阻，而改變（biàn）PN結隻能（néng）靠ESD_IMP了，而改變與PN結的負載電阻，就是用（yòng）non-silicide或者串聯電阻的方法了。

1）Source/Drain的ESD implant

因為我們的LDD結構在gate poly兩邊很容易形成兩個淺結，而這個淺（qiǎn）結的尖角電場比較集中，而且因為是淺結，所以它與Gate比較近，所以受Gate的末端電場影響比較大，所以這（zhè）樣的LDD尖角在耐ESD放電的能力是比較差的(<1kV)，所（suǒ）以如果這樣的Device用在I/O端口，很容造成ESD損傷。所以根據這個理論，我們（men）需（xū）要一（yī）個單獨的器（qì）件沒有LDD，但是需要另外一道ESD implant，打一個比較深（shēn）的N+_S/D，這（zhè）樣（yàng）就可以讓那個尖（jiān）角變圓而且離表麵很遠，所以可以明顯提高ESD擊穿能力(>4kV)。但是這樣的 話這個額外的MOS的Gate就必須很長防止穿通（tōng）(punchthrough)，而且因為器件不一樣（yàng）了（le），所以需要單獨提取器件的SPICE Model。

2）接觸孔(contact)的ESD implant

在LDD器（qì）件的N+漏極的孔下麵打一個P+的硼，而且深度要超過N+漏極(drain)的深度，這樣就可以讓原（yuán）來Drain的擊穿電壓降低(8V-->6V)，所以可以在LDD尖角發生擊穿（chuān）之前先從Drain擊穿導走從而保護Drain和Gate的擊穿。所以這樣的設計能夠（gòu）保持器件尺寸不變，且MOS結構沒（méi）有改變，故不需要重新提取SPICE model。當然這（zhè）種智能用於non-silicide製程，否則contact你也打（dǎ）不進去implant。 

3）SAB (SAlicide Block)

一般（bān）我們為了降低MOS的（de）互連（lián）電容，我們會使用silicide/SAlicide製程，但（dàn）是這樣器件如果工作在（zài）輸出端，我們的器件負載電阻變低，外界 ESD電壓將會全（quán）部加載在LDD和Gate結（jié）構之間很容易擊穿（chuān）損傷，所（suǒ）以在輸出級的MOS的Silicide/Salicide我們通（tōng）常會用SAB(SAlicide Block)光罩擋住RPO，不要形成silicide，增加一個photo layer成本（běn）增加，但是ESD電（diàn）壓可以（yǐ）從（cóng）1kV提高到4kV。

4）串聯電阻法

這種方（fāng）法不用增加光罩，應該是最省錢的了，原理有點類似第三種（zhǒng）(SAB)增加電阻法，我就故意給（gěi）他串聯一個電阻（zǔ）(比如Rs_NW，或者HiR，等)，這樣也達到了SAB的（de）方法。

2、設計上的ESD

這就完（）全靠設計者的功夫了，有些公司在設計規則就已經提供給客solution了（le），客戶隻要（yào）照著畫就行了，有些沒有的則隻能靠客戶（hù）自己的designer了，很多設計規則都是寫著這個隻是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一（yī）起，把Drain結在I/O端承受ESD的浪湧(surge)電壓，NMOS稱之為GGNMOS (Gate-Grounded NMOS)PMOS稱之為GDPMOS (Gate-to-Drain PMOS)。以（yǐ）NMOS為例，原理都是Gate關閉狀態，Source/Bulk的PN結（jié）本（běn）來（lái）是短接（jiē）0偏的，當I/O端有大電壓時，則Drain/Bulk PN結雪崩（bēng）擊穿，瞬間bulk有（yǒu）大電流與襯底電阻（zǔ）形成壓差導致Bulk/Source的PN正偏，所以這個（gè）MOS的寄生橫向NPN管（guǎn）進（jìn）入放大區(發射結正偏,集電結反偏)，所以呈現（xiàn）特性（xìng），起到保護作用。PMOS同理（lǐ）推導。 

這個原理看起來簡單，但是（shì）設計的精髓(know-how)是什麽（me）？怎麽（me）觸發BJT？怎（zěn）麽維持？怎麽撐到（dào）HBM>2KV or 4KV？

如（rú）何觸發？必（bì）須有足夠大的襯底電（diàn）流，所以後來發展到了現在普遍采用的多指交叉並聯結構(multi-finger)。但（dàn）是這種結構主要技術問題是基區寬度增加，放大係數減小（xiǎo），所以不（bú）容易開啟。而且隨（suí）著finger數量增多，會導致每個finger之間的均勻開啟變得很困難，這也是ESD設（shè）計的瓶頸所在。 

如（rú）果要改變這種問題，大概有兩種做（zuò）法(因為triger的是電壓，改（gǎi）善電壓要麽是電阻要麽是（shì）電流)：1、利用SAB(SAlicide-Block)在I/O的Drain上（shàng）形成（chéng）一個高阻的non-Silicide區域，使得漏極方塊電阻增大，而使得ESD電流分（fèn）布更均（jun1）勻，從而提（tí）高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，類似（sì）上麵的接觸孔P+ ESD imp)，在N+Drain下麵打一個P+，降低Drain的雪崩擊穿電壓，更早有（yǒu）比較多的雪崩擊穿電流(詳見文獻論文: Inner Pickup on ESD of multi-finger NMOS.pdf)。