降低噪聲與電磁幹擾的『30條經驗』

電子設備的靈敏度越來越高，這要求設備的抗幹擾能力也越來越強（qiáng），因此PCB設計也變得更加困難，如何提高PCB的抗幹擾能力（lì）成為眾多工（gōng）程師們關注的重點問題之一。

（1） 能用低速芯（xīn）片就不用高速的，高速芯片用在關鍵地（dì）方。

（2） 可（kě）用串一個電阻的辦法，降低控製電路上下沿跳變速率。

（3） 盡量為繼電器等提（tí）供某種形（xíng）式的阻尼。

（4） 使用滿足係統要求的最（）低頻率時鍾。

（5） 時鍾產生器盡量（liàng）靠近到用該時鍾的器件。石英晶體振蕩器外殼要（yào）接（jiē）地。

（6） 用地（dì）線將時鍾區圈起來（lái），時鍾線盡量短（duǎn）。

（7） I/O驅動電路（lù）盡量靠近印刷板邊，讓其盡快離（lí）開（kāi）印刷板。對進入印製板的（de）信號要加濾（lǜ）波，從高噪聲區來的信號也要加濾波，同時（shí）用串終端電阻的辦法（fǎ），減小信號反射。

（8） MCD無用端要接高，或接地，或定義成輸出端，集成電（diàn）路上該接電（diàn）源地的端都要接，不要（yào）懸空。

（9） 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。

（10） 印（yìn）製板盡量使用45折線而（ér）不（bú）用90折線布線以減小高頻信號對外的發射與耦合。

（11） 印製板按頻率和電流開關（guān）特性分區，噪聲元（yuán）件與非噪聲元件要距離再遠一些。

（12） 單麵板（bǎn）和雙（shuāng）麵（miàn）板用單點接電源和單點接地、電源線、地線盡量粗，經濟是（shì）能承受（shòu）的話用多層板以減小電源，地的（de）容生電感。

（13） 時鍾、總線、片選（xuǎn）信（xìn）號要遠離I/O線和接插（chā）件。

（14） 模擬電壓輸入線（xiàn）、參考電壓端要（yào）盡量遠離數字電路信號線，特別是時鍾。

（15） 對A/D類器件，數字部分與模（mó）擬部分寧可統（tǒng）一下也不要交叉。

（16） 時（shí）鍾線垂直於I/O線比平行I/O線幹擾小，時（shí）鍾元件引腳遠離（lí）I/O電纜。

（17） 元件引腳盡量短，去耦電容引（yǐn）腳（jiǎo）盡量（liàng）短。

（18） 關鍵的線（xiàn）要（yào）盡量粗，並在兩邊加上保護地（dì）。高速線要短要直。

（19） 對噪聲敏感的（de）線不要與大電流，高速開（kāi）關（guān）線平行。

（20） 石英晶（jīng）體下麵以及對噪聲敏感的器件下麵（miàn）不要走線。

（21） 弱信號電路，低頻電路周圍不要形成電流（liú）環路。

（22） 任（rèn）何信號都不要形成環路（lù），如不可避免，讓環路區盡（jìn）量小。

（23） 每（měi）個集成電路一個去（qù）耦電容。每個電解電容邊上都要加一個小的高頻旁路電（diàn）容。

（24） 用大容（róng）量的鉭電容或聚酷（kù）電容而不用電解電容作電路充放電（diàn）儲能電容。使用管狀電容時（shí），外殼要接地。

（25）盡量（liàng）減少印製導線的不連（lián）續性，例如導線寬度不要突變，導線的拐角應大於90度禁止環（huán）狀走線等。

（26）時鍾信號引線最（zuì）容易產生電磁輻射幹擾，走線時應與地線回路（lù）相靠近，驅動器應緊挨著（zhe）連接器。

（27）總線驅動器應緊挨其欲驅（qū）動的（de）總線。對於那些離開印製電（diàn）路板的引線，驅（qū）動器應緊緊挨著連（lián）接器。

（28）數（shù）據總線的布線（xiàn）應（yīng）每兩（liǎng）根信號線之間夾一根信號地線。最好是緊緊挨著最不重要的地（dì）址引線放置地回路，因為後者常載有高（gāo）頻電流。

（29）將數字電路與（yǔ）模擬電（diàn）路分開。電路板上既有高速邏輯電路，又（yòu）有（yǒu）線性電路，應使它們盡量分開，而兩者的地線不要相混（hún），分別與電源端地線相連。要盡量加大線性電路的接地麵積。

（30）盡量加粗接地線，若接地線很細，接（jiē）地電位（wèi）則隨電流的變化而變（biàn）化（huà），致使電（diàn）子（zǐ）設備的定時信號電平不穩，抗噪聲性能變壞。因此應將接地線盡量加粗。如有可能，接地線的寬（kuān）度應大於3mm。